相變存儲器。
奧弗辛斯基（Stanford Ovshinsky）在1968年發表了第一篇關于非晶體相變的論文，創立了非晶體半導體學。一年以后，他首次描述了基于相變理論的存儲器：材料由非晶體狀態變成晶體，再變回非晶體的過程中，其非晶體和晶體狀態呈現不同的反光特性和電阻特性，因此可以利用非晶態和晶態分別代表“0”和“1”來存儲數據。[3]
相關問題
延遲問題
從上表可以看出，在同等核心頻率下，DDR2的實際工作頻率是DDR的兩倍。這得益于DDR2內存擁有兩倍于標準DDR內存的4BIT預讀取能力。換句話說，雖然DDR2和DDR一樣，都采用了在時鐘的上升延和下降延同時進行數據傳輸的基本方式，但DDR2擁有兩倍于DDR的預讀取系統命令數據的能力。也就是說，在同樣100MHz的工作頻率下，DDR的實際頻率為200MHz，而DDR2則可以達到400MHz。
這樣也就出現了另一個問題：在同等工作頻率的DDR和DDR2內存中，后者的內存延時要慢于前者。舉例來說，DDR 200和DDR2-400具有相同的延遲，而后者具有高一倍的帶寬。實際上，DDR2-400和DDR 400具有相同的帶寬，它們都是3.2GB/s，但是DDR400的核心工作頻率是200MHz，而DDR2-400的核心工作頻率是100MHz，也就是說DDR2-400的延遲要高于DDR400。
封裝發熱量
DDR2內存技術最大的突破點其實不在于用戶們所認為的兩倍于DDR的傳輸能力，而是在采用更低發熱量、更低功耗的情況下，DDR2可以獲得更快的頻率提升，突破標準DDR的400MHZ限制。
DDR內存通常采用TSOP芯片封裝形式，這種封裝形式可以很好的工作在200MHz上，當頻率更高時，它過長的管腳就會產生很高的阻抗和寄生電容，這會影響它的穩定性和頻率提升的難度。這也就是DDR的核心頻率很難突破275MHZ的原因。而DDR2內存均采用FBGA封裝形式。不同于目前廣泛應用的TSOP封裝形式，FBGA封裝提供了更好的電氣性能與散熱性，為DDR2內存的穩定工作與未來頻率的發展提供了良好的保障。
DDR2內存采用1.8V電壓，相對于DDR標準的2.5V，降低了不少，從而提供了明顯的更小的功耗與更小的發熱量，這一點的變化是意義重大的。
DDR2
除了以上所說的區別外，DDR2還引入了三項新的技術，它們是OCD、ODT和Post CAS。
OCD（Off-Chip Driver）：也就是所謂的離線驅動調整，DDR II通過OCD可以提高信號的完整性。DDR II通過調整上拉（pull-up）/下拉（pull-down）的電阻值使兩者電壓相等。使用OCD通過減少DQ-DQS的傾斜來提高信號的完整性；通過控制電壓來提高信號品質。
ODT：ODT是內建核心的終結電阻器。我們知道使用DDR SDRAM的主板上面為了防止數據線終端反射信號需要大量的終結電阻。它大大增加了主板的制造成本。實際上，不同的內存模組對終結電路的要求是不一樣的，終結電阻的大小決定了數據線的信號比和反射率，終結電阻小則數據線信號反射低但是信噪比也較低；終結電阻高，則數據線的信噪比高，但是信號反射也會增加。因此主板上的終結電阻并不能非常好的匹配內存模組，還會在一定程度上影響信號品質。DDR2可以根據自己的特點內建合適的終結電阻，這樣可以保證最佳的信號波形。使用DDR2不但可以降低主板成本，還得到了最佳的信號品質，這是DDR不能比擬的。
Post CAS：它是為了提高DDR II內存的利用效率而設定的。在Post CAS操作中，CAS信號（讀寫/命令）能夠被插到RAS信號后面的一個時鐘周期，CAS命令可以在附加延遲（Additive Latency）后面保持有效。原來的tRCD（RAS到CAS和延遲）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中進行設置。由于CAS信號放在了RAS信號后面一個時鐘周期，因此ACT和CAS信號永遠也不會產生碰撞沖突。
總的來說，DDR2采用了諸多的新技術，改善了DDR的諸多不足，雖然它目前有成本高、延遲慢能諸多不足，但相信隨著技術的不斷提高和完善，這些問題終將得到解決。
DDR3
1．突發長度（Burst Length，BL）
由于DDR3的預取為8bit，所以突發傳輸周期（Burst Length，BL）也固定為8，而對于DDR2和早期的DDR架構系統，BL=4也是常用的，DDR3為此增加了一個4bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸，屆時可通過A12地址線來控制這一突發模式。而且需要指出的是，任何突發中斷操作都將在DDR3內存中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。
2．尋址時序（Timing）
就像DDR2從DDR轉變而來后延遲周期數增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2～5之間，而DDR3則在5～11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的范圍是0～4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數——寫入延遲（CWD），這一參數將根據具體的工作頻率而定。
3．DDR3新增的重置（Reset）功能
重置是DDR3新增的一項重要功能，并為此專門準備了一個引腳。DRAM業界很早以前就要求增加這一功能，如今終于在DDR3上實現了。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3內存將停止所有操作，并切換至最少量活動狀態，以節約電力。
在Reset期間，DDR3內存將關閉內在的大部分功能，所有數據接收與發送器都將關閉，所有內部的程序裝置將復位，DLL（延遲鎖相環路）與時鐘電路將停止工作，而且不理睬數據總線上的任何動靜。這樣一來，將使DDR3達到最節省電力的目的。
4．DDR3新增ZQ校準功能
ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準引擎（On-Die Calibration Engine，ODCE）來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令后，將用相應的時鐘周期（在加電與初始化之后用512個時鐘周期，在退出自刷新操作后用256個時鐘周期、在其他情況下用64個時鐘周期）對導通電阻和ODT電阻進行重新校準。
5．參考電壓分成兩個